Mit der Column Address Strobe Latency (englisch, kurz CL oder CAS Latency), auch Speicherlatenz genannt, wird die Verzögerung zwischen der Adressierung in einem DRAM-Baustein und der Bereitstellung der an dieser Adresse gespeicherten Daten bezeichnet. Die CL gibt an, wie viele Taktzyklen der Speicherbaustein benötigt, um die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann. Je höher der CL-Wert, desto mehr Taktzyklen werden für die Verarbeitung benötigt, womit auch die davon abhängende Verzögerung größer wird; je niedriger der Wert, desto schneller ist der Riegel.
Die beschleunigende Wirkung von geringeren CL-Timings wird jedoch gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem sind viele Kunden bereit, für derartige Module Aufpreise zu bezahlen. Die enttäuschende Beschleunigungswirkung lässt sich hauptsächlich durch die immer wirksameren und größeren Caches auf den Prozessoren erklären, die bereits ca. 90–95 % aller Zugriffe abfangen.[1] Außerdem ist zu beachten, dass es auch andere Latenzen gibt, die einen Einfluss auf die Performance haben.
Neben CL werden bei Speicherriegeln häufig auch noch die Angaben tRCD, tRP und manchmal auch noch tRAS gemacht, z. B. in der Form CL17-17-17.
Frage an Hardwarefachleute - Speichererweiterung bei unterschiedlicher Speicherlatenz
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Zitat von Nietzsche
